一種可進(jìn)化IP核的設(shè)計(jì)和實(shí)現(xiàn)

 摘要：提出一種可進(jìn)化IP核的設(shè)計(jì)和實(shí)現(xiàn)方法。這種IP核采用進(jìn)化硬件的設(shè)計(jì)思想，將遺傳算法運(yùn)用于硬件電路的設(shè)計(jì)中，使電路能根據(jù)當(dāng)前的環(huán)境自動(dòng)進(jìn)行內(nèi)部電路的時(shí)化，從而生成最有效的電路，并能在普通的FPGA器件上實(shí)現(xiàn)�？蛇M(jìn)化IP核以HDL源泉代碼的形式表示，與普通IP核的復(fù)用方式相同，可被綜合到不同的目標(biāo)可重構(gòu)器件中去，大大減少了復(fù)雜系統(tǒng)的設(shè)計(jì)時(shí)間，提高了設(shè)計(jì)的利用率，是可進(jìn)化硬件一個(gè)頗具潛力的發(fā)展方向。

    關(guān)鍵詞：進(jìn)化硬件 可進(jìn)化IP核 FPGA 可重構(gòu) 虛擬可重構(gòu)電路

引言

隨著信息技術(shù)的飛速發(fā)展，計(jì)算機(jī)系統(tǒng)面臨的問題越來越復(fù)雜，如何保證復(fù)雜系統(tǒng)的可靠性成為一個(gè)不容忽視的問題�？蛇M(jìn)化硬件給我們提供了一個(gè)很好的解決方案�？蛇M(jìn)化硬件EHW（Evolvable Hardware）是將進(jìn)化算法和可編程邏輯元件融合在一起而產(chǎn)生的一種新的硬件研究流派。當(dāng)所使用的環(huán)境發(fā)生變化時(shí)，或被放置于未知的環(huán)境中時(shí)，這種硬件會(huì)自動(dòng)地改變內(nèi)部結(jié)構(gòu)，使之經(jīng)常處于最適合狀態(tài)，快速高效地完成規(guī)定的任務(wù)。

可編程門陣列（FPGA）以其獨(dú)有的優(yōu)點(diǎn)為國(guó)外多數(shù)研究人員用作硬件進(jìn)化平臺(tái)。EHW利用FPGA的在線可編程技術(shù)（ISP）及動(dòng)態(tài)重構(gòu)技術(shù)，將FPGA的配置信息作為染色體，通過遺傳算法（GA）對(duì)其進(jìn)行反復(fù)的適應(yīng)度計(jì)算，交叉和變異，最終進(jìn)化出符號(hào)環(huán)境要求的個(gè)體（即電路配置），從而使電路適合環(huán)境的變化。

與此同時(shí)，隨著FPGA技術(shù)的發(fā)展，芯片的性能越來越強(qiáng)、規(guī)模越來越大、開發(fā)的周期越來越長(zhǎng)，使得芯片設(shè)計(jì)業(yè)正面臨一系列新的問題：設(shè)計(jì)質(zhì)量難以控制，設(shè)計(jì)成本也越來越高。IP（Intelligence Property）技術(shù)解決了當(dāng)今芯片設(shè)計(jì)業(yè)所面臨的難題。IP是指可用來生成ASIC和PLD的邏輯功能塊，又稱IP核（IP Core）或虛擬器件（VC）。設(shè)計(jì)者可以重復(fù)使用已經(jīng)設(shè)計(jì)并經(jīng)過驗(yàn)證的IP核，從而專注于整個(gè)系統(tǒng)的設(shè)計(jì)，提高設(shè)計(jì)的效率和正確性，降低成本。目前數(shù)字IP已得到了充分的發(fā)展，可以很方便地購(gòu)買到IP核并整合到SoC的設(shè)計(jì)中。

因此，可以考慮將進(jìn)化硬件的思想應(yīng)用于IP核的設(shè)計(jì)中，設(shè)計(jì)一種可進(jìn)化的IP核，根據(jù)當(dāng)前的環(huán)境進(jìn)化出相應(yīng)的電路，并能夠在普通的可重構(gòu)器件中實(shí)現(xiàn)。

1 什么是可進(jìn)化IP核

從進(jìn)化硬件的經(jīng)驗(yàn)可知，系統(tǒng)通常只有一部分是適應(yīng)性的（可進(jìn)化的），另一部分可以通過傳統(tǒng)的不可變的電路來實(shí)現(xiàn)。同樣，使用IP核構(gòu)造的系統(tǒng)也是有些IP核是可進(jìn)化的，有些IP核是不可變的。可進(jìn)化的那些IP核稱為可進(jìn)化組件或可進(jìn)化IP核。

可進(jìn)化IP核像普通的IP核一樣被存儲(chǔ)在組件庫(kù)中，在被下載并放在一個(gè)可重構(gòu)器件中后，它們將自動(dòng)地進(jìn)化它們的內(nèi)部電路。當(dāng)不再需要適應(yīng)

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