大唐硬件筆試經(jīng)驗(yàn)

1.cpu和內(nèi)存信號(hào)時(shí)序（使能，時(shí)鐘，讀寫，地址，數(shù)據(jù)），考慮建立時(shí)間保持時(shí)間，傳輸延時(shí)
2.高速信號(hào)的完整性?如何實(shí)現(xiàn)端接，解耦怎樣處理？
3.一個(gè)芯片輸入管腳圖，分析計(jì)算和一個(gè)TTL電平連接的電阻阻值范圍
4.復(fù)位信號(hào)的處理方法,寫出你在設(shè)計(jì)中如何防止復(fù)位信號(hào)中的抖動(dòng)?
5.有一個(gè)同步幀信號(hào)周期為5ms,長(zhǎng)度為1us,現(xiàn)在有一個(gè)5ns的干擾信號(hào),給定一個(gè)EPLD時(shí)鐘32Mhz,設(shè)計(jì)一個(gè)抗干擾模塊.
6.DSP與外設(shè)的讀寫問題,現(xiàn)在給定兩個(gè)SDRAM和一個(gè)DPRAM,要求畫出時(shí)鐘樹,寫出設(shè)計(jì)思路.
7.FPGA開發(fā)有哪幾步？功能？軟件硬件
8.VHDL/Verilog HDL寫一個(gè)異步清0鎖存器
9.同步邏輯異步邏輯優(yōu)缺點(diǎn)，多時(shí)鐘域設(shè)計(jì)方法,如何保證FPGA有效工作?

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